引言
随着现代视频采集处理技术的快速发展，视频采集系统接口在智能防盗、智能交通、银行、智能小区、医疗行业以及消防报警等系统中的应用越来越普遍。本文设计的是一个以TMS320F2812为视频A/D转换器，CPLD为时序和逻辑控制电路，TMS320C6416为图像处理算法及控制芯片，IDE硬盘为大容量存储器，2个SDRAM为图像帧存储器的硬件接口电路。与其他嵌入式视频采集系统设计相比，该设计具有采集速度高、功耗低，能进行图像实时采集和处理，能大容量存储图像等特点。
1视频采集系统原理及接口设计
1.1视频采集系统原理
视频采集系统原理如图1所示。按电路功能，系统可分为图像输入模块、图像存储模块、图像解码模块、CPLD控制模块、DSP图像处理与显示接口模块。
摄像头输出标准的复合模拟视频信号经过钳位放大（EL4089）、同步信号分离（LM1881）、自增益控制以及A/D转换后，输出YUV422的数字信号，行、场同步信号，奇偶场信号以及像素时钟信号等图像数据。图像输入模块将模拟视频信号进行行、场同步分离，并将行、场同步信号输出到CPLD（EMP7128）作为基准信号。CPLD作为逻辑时序控制器，用于完成数字视频信号的存储与时序控制，并以中断方式通知DSP（TMS320F2812）读取数据。DSP将SDRAM中的视频数据读出，并写入大容量的IDE硬盘存储器中，实现视频数据的存储；且根据存储的图像算法，对图像进行校正、滤波、压缩、分割、特征提取以及识别等处理。最后，将处理后的视频信号传送给显示器实时显示。
图1视频采集系统原理
1.2接口设计
一般情况下，视频采集经过A/D转换后，需要经过图像预处理、特征提取、图像分割与识别等操作，才输出到显示器显示。这些功能的实现都需要DSP来完成。
图像预处理包括图像调整和图像压缩。图像调整是指对视频图像进行亮度、饱和度、色度以及对比度的调整，使图像清晰、颜色明显；而图像压缩是指根据需要设定视频采集分辨率，通过压缩可以提高系统的响应速度。特征提取是指使图像从视频背景中分离出来的过程。图像分割是指对特征提取得到的图像进行区域划分的过程。最简单的图像分割方法是，将图像中的所有像素划分为目标像素和非目标像素，用数字1表示目标像素点，数字0表示其他像素点。
图像输入模块。图像的输入由模拟摄像头完成。摄像头输出的视频信号为标准的复合视频信号CVBS,必须经过视频解码芯片和A/D变换后进入数字系统才有效。模拟视频信号包含图像信号、行同步信号、场同步信号、像素时钟等信号。
图像存储模块。采用2片外部存储器SDRAMA和SDRAMB，用于存储数字视频信号，并将数据实时地传送给TMS320C6416进行数据处理。本系统采取两片存储器轮换读写的方式。
图像解码模块。负责将摄像头输出的模拟视频信号转换成Y∶U∶V=4∶2∶2的数字视频信号；并将图像逐帧存入SDRAM中，通过中断通知DSP读取数据。该图像解码模块采用的是TI公司的DSP芯片TMS320F2812。模拟信号经过处理后从TMS320F2812的系统外部接口XINTF的引脚XD[15...0]输出YUV422数字信号，YUV422信号输出到TMS320C6416的VP0端口,再通过多通道缓冲端口McBSP来控制TMS320F2812的工作。TMS320F2812与TMS320C6416的连接如图2所示。
图2TMS320F2812与TMS320C6416的连接
CPLD控制模块。主要实现系统的逻辑控制和存储器地址译码功能。CPLD将经过同步分离后的行、场同步信号转换成YUV422格式的数字信号，同时产生SDRAM的地址、读写选通等信号。由CPLD输出的YUV422格式的数字信号按像素逐个存入2片存储器中，其中2片SDRAM以乒乓方式工作。这里CPLD选用Altera公司的EPM7128芯片。
DSP图像处理与显示接口模块。选用TI公司的DSP芯片TMS320C6416。该芯片有HPI和EMIF接口，2个外部总线接口EMIFA和EMIFB的时钟为100 MHz，2片存储器被映射到这2个总线上。其中，SDRAMA映射到EMIFA，256 MB，64位宽，800 MB/s的瞬时突发率；SDRAMB映射到EMIFB，8 MB，16位宽，200 MB/s的瞬时突发率。可以方便地与其他处理器连接，有实时的硬件调试功能。开发工具包含CCS环境、DSP BIOS、JTAG扫描控制器等。CPLD写完一帧图像后发中断信号通知DSP读取，DSP执行中断服务程序从SRAM中将一帧图像读入，随即进行处理。其模块与显示器接口的连接如图3所示。
图3TMS320C6416与显示器接口的连接
FPGA用于对FIFO的读/写时序与逻辑控制。FIFO的写时序信号由TMS320C6416的EMIF外部总线产生。通过DMA方式将视频数据写入FIFO缓存器中，再通过DAC输出视频编码器将YUV422格式的数字信号转换成SVGA格式的RGB信号格式，并将它输出到显示器上。输出VGA分辨率为800×600（SVGA制），但在TMS320C6416存储器中的像素格式为RGB565。每个像素存储在16位的存储器中，其SVGA输出像素格式的存储方式如下：
2视频采集系统接口软件设计
TMS320C6416上电后进行初始化，即对状态寄存器ST0、ST1，处理器模式控制寄存器PMST和时钟模式寄存器CLKMD等进行适当的配置。TMS320C6416内部的boot程序按照外部中断或者通用I/O接口的设置，将Flash中的程序读到TMS320C6416内部的RAM中，并运行程序；然后通过它的McBSP多通道缓冲口，将控制字写入TMS320F2812的寄存器中，从而设置其工作模式。TMS320C6416开始启动采集数据，并从SDRAM中读取数据，随后进行视频信号处理。CPLD会对同步分离电路LM1881输出的各种视频信号进行判断与控制。当CPLD产生SDRAM的地址写选通信号后，会将一帧数据写入SDRAM；然后发中断信号给TMS320C6416，以通知TMS320C6416可以读取数据，并进行数据压缩、编码、校正、滤波、分割与特征提取等；同时写入到IDE硬盘中，并送显示器进行显示。
摄像头输出2路复合模拟视频信号：一路送给钳位电路进行放大，然后输出到TMS320F2812进行A/D转换，输出需要的YUV422数字视频信号。由CPLD对它进行逻辑与时序控制，TMS320F2812通过系统外部接口将数据传送给TMS320C6416进行图像处理并显示。另一路经过LM1881同步分离电路输出模拟视频行、场同步信号，再通过CPLD产生YUV422数字视频信号，并逐帧存入SDRAMA和SDRAMB中。SDRAMA和SDRAMB的地址写时序信号由行、场视频信号产生。其读信号由DSP的EMIF控制信号产生。当CPLD向SDRAMA写入一帧图像数据时，发中断信号给TMS320C6416。TMS320C6416将从SDRAMB读取一帧图像数据，同时写入IDE硬盘中，并且送显示器显示。当SDRAMA存满图像且SDRAMB中的图像数据被读完时，CPLD进行读/写地址信号切换。这样，CPLD将向SDRAMB存入图像数据，而DSP将从SDRAMA中读取图像数据。如此循环，可以提高图像的存储/读取速度，以及实现实时图像处理与显示的效果。视频采集流程如图4所示。
图4 视频采集流程
2.1 TMS320F2812 ADC模块初始化设计
本系统可以对TMS320F2812的ADC模块进行编程，即对ADC模块中的寄存器及工作模式进行初始化配置，并且可以实现升级来提高采集的精确度和速度。ADC模块中有16个输入通道口，包括8个A口和8个B口。2个通道口可以级连工作，此时16个通道由排序器SEQ控制和管理。模块中有2个多路选择开关，用来选择8个通道中的任何一个通道进行A/D转换。如果排序器转换完成，就将所转换的通道的值存储到相应的ADCRESULT寄存器中。TMS320F2812中的ADC内部含有2个采样保持（S/H）的12位ADC核心。ADC的采样率为12.5 Msps,即能实现80 ns采样一次。在自动排序模式下，允许对同个通道口进行多次采样与A/D转换，即能进行过采样算法的A/D转换。与传统单次转换相比较，具有采样和转换精度高的优点。其A/D转换工作流程如图5所示。
图5TMS320F2812 A/D转换工作流程
2.2TMS320C6416与显示接口软件设计
图6TMS320C6416与显示接口流程
TMS320C6416与显示接口流程如图6所示。其中，DAC编码的作用是，将数据转换为PAL或NTSC格式。
3实验仿真结果
本文给出了Quartus II软件下，TMS320C6416将数据传送给数据缓冲器FIFO的时序仿真图。仿真结果清晰明了，有利于整个系统的数据分析与处理。其中，包括时钟信号clock、数据写脉冲信号wrreq、数据读脉冲信号rdreq、数据清空信号reset、数据输入信号datain、数据输出信号dataout，以及数据满信号full和数据空信号empty。仿真结果如图7所示。
图7QuartusII的FIFO时序仿真结果
结语
本系统给出了基于TMS320F2812和CPLD的数字视频采集系统接口设计方案，采用存储器的2帧存储方式存储图像数据，可实现实时的图像采集、存储及处理功能。由于用到TMS320F2812芯片，因此能应用于工业控制的视频图像采集系统中。本系统不需要专门的视频解码器，也可对TMS320F2812与TMS320C6416进行软件编程，使得系统的应用更灵活和易于升级。