直接数字频率合成器(DDS)因具有频率转换时间短、频率分辨率高、输出相位连续、可编程控制和全数字化结构、便于集成等优越性能,在雷达、通信、电子对抗等电子系统中应用越来越广泛。目前,在相控阵雷达和多路信号波形发生器等一些应用场合,开始出现同时使用多片DDS芯片输出多路同步信号波形的趋势。笔者在三通道雷达中频信号模拟器的设计中,使用数字信号处理芯片TMS320C6701对三片直接数字频率合成器芯片AD9852同时进行控制的接口电路,研究了对多片AD9852芯片输出模拟信号实现相位同步的几项关键技术。本文就这一接口电路作介绍。
1 AD9852和TMS320C6701简介
该系统选用的直接频率合成器是AD公司生产的AD9852,它能产生频率、相位、幅度可编程控制的高稳定的模拟信号。在最高系统时钟300MHz时,输出频率的范围可达DC-120MHz,精度可达1.066μHz,频率转换速度可达每秒1×108个频率点;具有14位数控调相和12位数控调幅功能;具有相移键控(PSK)、扫频功能(CHIRP)和频移键控(FSK)功能。
该系统选用的数字信号处理芯片(DSP)是TI公司生产的高速浮点TMS320C6701,其内部CPU集成了8个并行功能单元,配有32个32位通用寄存器,它在6ns周期时间里最多可同时执行8条32位指令,其运算能力可达1G FLOPS;存储器寻址空间为32位,可寻址8/16/32位数据;有4个自加载的DMA传输通道。
2 TMS320C6701与接口电路AD9852
TMS320C6701是本系统的控制中心,其主要功能是将控制信号和信号波形参数发送到AD9852内部相应的控制寄存器,二者的接口电路原理
对AD9852内部控制寄存器可以进行并口或串口的读写操作。因为AD9852的串口传输速率最大仅为10MHz,而并口传输速率可高达100MHz,为了提高DSP对AD9852的控制速度,本系统采用了并行接口方式。三片AD9852的8位数据总线同时占用DSP数据总线的D0～D7位,它们的6位地址总线同时占用DSP地址总线的A2～A7位。由于AD9852器件没有片选输入信号,需要利用DSP的写信号/AWR、片选信号/CE0和高位地址数据线的第A21～A20位,并由EPLD对其进行译码形成WRB NO.1、WRB NO.2和WRB NO.3写信号,分别控制三片AD9852器件的写信号WRB,该写信号负责把数据总线上的数据写入到AD9852的I/O缓冲寄存器中进行缓存,这样就实现了片选不同AD9852芯片的目的。
TMS320C6701还控制EPLD产生三片AD9852需要的复位信号RESET和外部更新时钟EXT I/O UPDATE CLK。为了使三片AD9852和EPLD之间系统时钟同步,它们的外部参考时钟REFCLK由同一个50MHz的温补晶振提供。
3 三片AD9852同步工作的关键技术
为了实现三片AD9852输出信号波形相位同步,必须保证所有的AD9852芯片在同一个系统时钟节拍下工作,每个AD9852的系统时钟之间的相位误差应该最大不超过一个周期。AD9852内部系统时钟形成原理图如图2所示。AD9852有差分或单端两种参考时钟形式,它们既可以直接形成系统时钟,又可以通过参考时钟倍频器倍频后形成系统时钟,选择哪种参考时钟和是否通过参考时钟倍频器倍频可由用户根据需要自行设置;异步的外部更新时钟经过边沿检测电路后与系统时钟同步,形成上升沿,触发内部控制寄存器更新内容。从上述分析中可以看出,只有三片AD9852芯片参考时钟同步,才能避免它们系统时钟彼此之间不同步。
3.1 参考时钟信号
实现多片AD9852芯片同步的首要要求是每个AD9852的输入参考时钟之间必须有最小的相位差。本系统要求用一个时钟信号源产生四路相干时钟分别分配给EPLD和三片AD9852,这给保证时钟信号的驱动能力和信号完整性带来了难度。本系统的解决办法是将温补晶振产生的信号首先传送到一个零延迟时钟驱动芯片CY2305的输入端,再由该芯片输出四路同步时钟信号,其中一路时钟直接供给EPLD,其它三路时钟分别输入给三个MAX9371芯片,此芯片把输入的单端LVTTL电平时钟转化成差分LVPECL电平时钟后,再分别输入给三片AD9852芯片。为了使输入到每个AD9852的参考时钟信号的延迟时间保持一致,需要采用蛇形差分对的走线方法精心布线,使参考时钟PCB走线距离相同。本系统AD9852的参考时钟之所以采用差分输入模式,是因为它不仅可以抑制时钟信号上的共模噪声,而且它还具有最小的抖动率和更短的上升和下降时间(小于1ns)。
3.2 更新时钟信号
在对AD9852进行控制编程时,写入AD9852的数据首先被缓存在内部的I/O缓冲寄存器中,不会影响到AD9852的工作状态;只有当AD9852的更新时钟信号的上升沿到来时,触发I/O缓冲寄存器把数据传送给内部控制寄存器以后才改变AD9852的工作状态。更新时钟信号的产生有两种方式,一种是由AD9852芯片内部自动地产生,用户可以对更新时钟的频率进行编程来产生固定周期的内部更新时钟;另一种是由用户提供外部更新时钟,此时AD9852 I/O UD引脚为输入引脚,由外部控制器提供信号。
在同时写入三片AD9852内部的频率和相位控制寄存器的过程中,为了防止因数据建立和保持时间的原因而出现编程信息传输错乱,使AD9852的输出信号失去同步,本系统使用由EPLD提供的同一个外部更新时钟信号。若使用AD9852内部更新模式,尽管可以简化系统设计,但因为AD9852内部时钟频率较高,会受到AD9852接口速率的限制,使AD9852的控制时序不易控制。对外部更新时钟信号的PCB布线同参考时钟的要求一样,必须使它的上升沿同时到达每片AD9852。
3.3 复位信号
该系统三片AD9852使用同一个复位信号,它在系统上电后和发送控制数据之前由EPLD产生,对AD9852的所有寄存器进行初始化,使相位累加器的状态被设置为初始零相位,使三片AD9852输出信号相位同步有个参考起始点;它也可以控制AD9852内部的14位相位调整控制寄存器,根据实际需要使它们输出的模拟信号之间保持一定相位差,它调整相位的精度可达到0.022°。
3.4 参考时钟信号倍频
输出频率较低的温补晶振性价比较高,当使用它产生参考时钟信号时,需要使用AD9852片内参考时钟倍频器的锁相环电路,实现4～20倍频后才成为系统时钟信号,这使多片AD9852芯片同步工作的问题变得复杂了,这是因为AD9852内部的锁相环工作有两个状态:锁定状态和获得锁定状态。在锁定状态,系统时钟信号和输入的参考时钟信号可以保持同步。但当给AD9852发送控制指令时,其参考时钟倍频器工作后的一小段时间内,锁相环不能立刻锁定,它工作在获得锁定状态,此时传送到AD9852的相位累加器的系统时钟周期个数是不可控的,直接导致三片AD9852输出的信号之间相位不能同步,因此一定要等待锁相环工作在锁定状态以后,再更新AD9852内部的频率或相位等控制字。AD9852片内锁相环锁定的典型时间约为400μs,由于每个AD9852的锁定时间不尽相同,建议至少留出1ms时间给锁相环锁定。
3.5 数据总线和地址总线信号
TMS320C6701的数据总线和地址总线需要同时与EPLD和三片AD9852相连接,为了提高总线的驱动能力,DSP输出的总线需要通过TI公司的SN74LVTH162245芯片进行驱动后才能与这些异步接口的器件相连接。但是,这样直接加上驱动的数据总线和地址总线被三片AD9852分时复用会带来另一个潜在的问题,即复用的总线给多片AD9852之间提供了一个互相耦合的电气通道,使它们的模拟输出信号之间的隔离度可能达不到60dB的系统指标要求,故需要进一步改进。本系统采用的方法是使被复用的TMS320C6701总线上的每一路信号首先驱动SN74LVTH162245上的四个输入端,这样就可以从它的输出端得到四个被相互隔离的四路相同信号,然后再各自加端接匹配电阻,对每路信号进行匹配后再接到各自的终端。这样不仅解决了信号隔离问题,还很好地解决了一路信号线因驱动多路终端所引起的传输阻抗不匹配的问题。
4 AD9852的操作控制时序
(1)给系统上电,DSP控制EPLD产生复位信号RESET,此信号需要至少保持10个参考时钟周期的高电平;
(2)依次给每个AD9852发送控制字,使每个AD9852工作状态由缺省的内部更新时钟模式改变成外部时钟更新模式;
(3)将AD9852时钟倍频器工作的控制字依次写入每个AD9852的I/O缓冲寄存器中,EPLD产生外部更新时钟的同时更新每个AD9852内部控制寄存器;
(4)至少等待1.0ms时间使AD9852内部锁相环锁定。内部锁相环锁定后,DSP就可以发送有关信号波形参数给每片AD9852,对它们的内部控制寄存器内容进行同步更新,使三片AD9852输出同步的模拟信号。