1、ChannleLink中的并行时钟结构的SerDes芯片组(如DS90CR215/216-21bits, DS90CR285/286-28Bits)通常用于“数据-地址-控制”并行连接的总线进行串行化，例如计算机总线（如：PCI总线）、数字摄像机接口等。并行时钟结构的SerDes采用多个7到1(Mux)或1到7(Demux)复用器，每个复用器对其所负责的一段总线或数据（7bits）进行调制（串行器-Serializer）处理。所产生的几路串行数据流是并行流向接收器的，由接收器的解调电路（解串器-Deserializer）将数据还原，同时传输的还有一路附加的（差分）时钟信号，供接收器用来对数据进行锁定和恢复。由于时钟和数据同时以多条（差分）线对形式传输的，必须将各个线对间的相位偏移保持在尽可能低的水平上，以保证正常的解串操作。此外，还要注意时钟信号的频率上限，由于电路及传输电缆存在一定的相位偏差（延时），当时钟频率过高时，会无法正确地还原数据，如下图所示：
2、所有未使用的LVTTL输入应固定接到电源或地上。 大多数 ChannelLink 设备(器件) 的未用引脚都有200KΩ的内部下拉电阻，用户可在外部并联一个阻值小于200KΩ的下拉电阻。
3、 如果 ChannelLink 设备的输入端悬空, 内部监控电路可保证不将10mV以的下差模噪声（大约） 误作为数据或时钟, 但是近距离平衡 LVDS 电缆产生的共模噪声必须使用外部电路（增加2个电阻）才能去除。具体可参考NS的AN-1194设计指南。
4、为了减少 EMI 和电源功耗， ChannelLink接收器输出只能提供mA级驱动能力。典型驱动 1-2个 LVTTL/LVCMOS 负载. 如果需要驱动耕高的负载或更长的距离，特别在时钟频率较高时，必须外接驱动电路（或缓冲器）。
5、关于ChannelLink 芯片的互换性
所有21bits的 ChannelLink 串行调制器可与任何21bits的ChannelLink 解串器（包括5V或3.3V的）配套使用， 但不能与28bits或 48bits的 ChannelLink 解串器配套使用；反过来也一样。