随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况
下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO芯片更能提高系统的稳定性。
1 FIFO的基本结构和工作原理
FIFO（First In First Out）是一种采用环形存储结构的先进先出存储器。其使用一个双端口存储器存放数据，数据发送方在一端写入数据，接收方在另一端读出数据，能够协调好两个时钟域的工作，满足高时钟频率的要求。FIFO在FPGA设计中主要用来缓冲数据和隔离时钟或相位差异。访问FIFO时不需要地址线，只需要数据线和读写控制信号线，且数据地址由内部读写指针自动加1完成，因此利用FIFO实现数据的缓存具有接口简单、读写方便的优点。
根据FIFO的工作时钟，可将FIFO分为同步FIFO和异步FIFO[1]。同步FIFO是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时进行读写操作；异步FIFO是指读写时钟不是同一个时钟，
而是相互独立的。实际上，工作在同一时钟的FIFO很少用到，多数都是读写时钟独立的异步FIFO。本文设计的异步FIFO位宽为8，深度（即FIFO可以存储8位数据的个数）为1 024。异步FIFO的结构如图1所示。
图1 异步FIFO结构图
双端口RAM存储器具有独立的读写端口。如果用一个单端口RAM存储器实现异步FIFO，还应该包含一个仲裁器来保证同一时刻只能有一种操作（读或写操作）。本文选择的双端口RAM并不一定是真正的双端口，只要有独立的读写端口即可。读写控制逻辑由加法计数器构成，实现读写地址的自动加1功能。空/满标志位的产生逻辑给系统提供空（empty）和满（full）信号。
2 异步FIFO设计中的问题与解决办法
2．1 亚稳态问题[23]
在含有触发器的电路中往往会出现亚稳态问题。亚稳态会使异步FIFO的读写地址发生错误，产生误读或者误写。为此异步FIFO设计中亚稳态问题也是一个比较重要的问题。亚稳态不可能完全消除，只能使其出现的概率降到最低。主要有2种方法来降低亚稳态出现的概率：
① 采用触发器冗余方式。即采用多个触发器级联的方式，使本来出现概率为P的亚稳态，其出现概率降低到P2，但这种方式会导致延时增加。
② 使用格雷码。格雷码的相临码元之间只有一位发生变化，这就大大地降低了亚稳态出现的概率。
本文采用格雷码方式。
2.2 空/满标志位的判断
为保证数据的正确写入和读出，不发生写满和读空操作，怎样判断空/满标志位的产生就成为异步FIFO设计的核心问题。异步FIFO是环形存储的，当读写地址指针相等时，意味着空标志位或者满标志位的产生。但是却不能确定是写满还是读空状态。为解决这一问题，本文将转换为格雷码后的读写地址指针分别经过检测和计数器。每当读写指针遍历一圈（当读写地址指针指向双端口RAM的最后一个地址）时，写计数i加1，读计数j加1。这样写满状态和读空状态的判断就需要同时满足两个条件。下面分别给出写满和读空状态的判断。
① 写满状态的判别： 当读地址指针等于写地址指针，并且i>j时，产生满标志。
② 读空状态的判别： 当写地址指针等于读地址指针，并且i=j时，产生空标志。
由于空/满标志位产生的结构图对称，故本文只给出满标志位产生的结构图，如图2所示。其中，主数i为写地址指针遍历的圈数，计数j为读地址指针遍历的圈数。
图2 满标志位产生的结构图
从图2中可看出，地址指针转换为格雷码后，经过检测和计数环节，将读写地址和读写指针遍历的圈数分别送入比较器进行比较，从而准确地产生满标志位。
3 FPGA内部软异步FIFO设计
本设计中FPGA采用的是Xilinx Spartan3系列中的XC3S400PQ208。内部有56 Kb的分布式RAM 和288 Kb的RAM，以及4个DCM（数字时钟管理器）单元，为系统提供独立的读写时钟频率。可以利用这些资源在FPGA内部实现异步FIFO模块。本文采用VHDL语言对双端口RAM的读写操作进行编程，实现FPGA内部软FIFO的设计。部分读写双端口RAM和空/满标志位的判断源程序如下[4]：
//写程序
if（wrclk'event and wrclk='1'） then
if（wren='1'and in_full='0'） then
databuffer（wraddr）<=indata;
//读程序
if（rdclk'event and rdclk='1'） then
if（rden='1' and in_empty='0'） then
outdata<=databuffer（rdaddr）;
//满标志位的判断
if（rst='0'） then
in_full<='0';
elsif（wrclk'event and wrclk='1'） then
if（wraddr=rdaddr and i>j） then
in_full<='1';
else
in_full<='0';
//空标志位的判断
if（rst='0'） then
in_empty<='1';
elsif（rdclk'event and rdclk='1'） then
if（wraddr=rdaddr and i=j） then
in_empty<='1';
else
in_empty<='0';
4 系统仿真
如果系统的读时钟频率大于写时钟频率，就有可能出现读空的情况；如果系统的写时钟频率大于读时钟频率，就可能出现写满的情况。在实际系统中，一般都设置写时钟频率大于读时钟频率，故本文只考虑后一种情况。
本系统采用QuartusII8.1对系统进行仿真，由于系统深度较大，所以设定仿真时间为100 μs。系统刚上电时，双端口RAM中暂时没有数据，此时系统处于读空状态， empty变为高电平，full保持低电平，如图3所示。随着RAM中数据的不断写入，系统进入写满状态，此时full变为高电平，而empty变为低电平，如图4所示。
图3 系统上电后的读空状态图
图4 系统上电后的写满状态图
结语
本文根据异步FIFO设计的难点和要点，提出了具体的解决方案。在空/满标志位产生条件的判断上提出了“检测+计数器”的新思路，使系统设计方便实用，并采用格雷码方式降低了亚稳态出现的概率。通过验证，这种方法在有效判断空/满标志位方面有很大的优势。