引言
随着计算机科技的发展，无纸办公日益成为各单位日常办公的主要形式。而随着USB存储设备日益广泛的使用，数据泄漏的危害也越来越严重。因此在单位内部对USB存储设备的操作权限进行控制是很有必要的。
本设计可将不同的USB存储设备（包括安全存储设备和普通存储设备）通过不同的接口接入到主机上，同时对主机和设备间传输的数据进行提取，分析和拦截。其应用范围比较广泛，为了方便介绍，本文将其作为USB存储设备管理系统的一部分，根据具体的应用来介绍控制器的设计原理。读写控制器可应用在对PC机与安全存储设备和普通存储设备的数据共享管理上。其中，PC机的数据要求被保护，安全设备的使用权限被严格控制，不会泄漏数据；而普通设备则没有采取任何安全措施，很有可能向外泄漏数据，比如通用的U盘。
控制器的主要功能是通过不同的接口把两种USB存储设备区分开来，实时监测PC机和普通设备间的数据，当检测到PC机向普通设备写入数据包时，对其强行破坏，防止数据泄漏。
1硬件原理
系统的结构框图如图1所示。集线器芯片将上游一路USB总线分为两路： 一路直接通过专用的USB接口与安全存储设备连接，另一路通过读写控制器和普通存储设备连接。读写控制器采用CPLD、USB转发器以及外围电路实现集线器和普通存储设备的连接。在CPLD中设计逻辑电路实现对USB转发器传输方向的控制，并对数据进行分析和拦截，以破坏从PC机向普通USB存储设备传输的数据，防止泄漏。
集线器采用的是带有4个下游端口的GL850G。其端口传输的是USB总线的差分信号，故将其上游端口直接接PC机，下游端口接安全USB存储设备或读写控制器。
图1系统结构框图
读写控制器是由1片CPLD和2片USB转发器及其外围电路组成。CPLD采用的是Altera公司的EPM3512。它具有10000个可用的门、512个宏单元、208个可用的I/O引脚，调试和升级简便，开发十分灵活。市场上关于USB转接的芯片很多,本文设计的读写控制器要求功能简单、性能稳定，因此USB转发器采用TI公司的TUSB1106，既满足设计的要求，也不存在资源浪费。该芯片的详细介绍见参考文献[1]。其中VPO、VMO引脚由CPLD驱动。VP、VM和RCV输入到CPLD中。TUSB1106和CPLD的接口电路如图2所示。
图2TUSB1106和CPLD的接口电路
2CPLD中的读写控制电路
CPLD中的读写控制电路包括时钟提取、包识别、不归零解码、状态控制、CBW包识别和数据流控制等模块，如图3所示。时钟提取部分见参考文献[2]，包识别和不归零解码部分见参考文献[3]。下面详细介绍状态控制、CBW包识别和数据流控制3个模块。
图3CPLD中读写控制电路结构图
2.1状态控制模块
因为USB总线是半双工的，所以CPLD要控制总线数据的方向，即通过OE信号来控制TUSB1106是接收总线数据还是驱动总线。总线上所有的传输事务都始于令牌包。令牌包由主机发送，指明本次事务处理过程的含义，包括数据的传输方向、设备的地址及端点号等信息。
在本模块中，通过对PID的检测可得到每个包的种类，控制状态机在初始状态、主机发送数据、设备发送数据、主机发送握手包和设备发送握手包等几个状态间跳转，从而控制其他模块的状态。下面为状态机的部分代码:
always@(posedgeclk96 or negedge rst)
if(!rst)begin
next=state_IDE; oe=1;
host_flg=0;end
else begin
next=4'dx;
case(state)
state_IDE: begin oe=1;host_flg=0;
if(pid==8'h2D | pid==8'hE1) next=host;
else if(pid==8'h69) next=device;
else next=state_IDE;end
host: begin oe=1;
if(pid==8'hA5) next=state_IDE;
else next=device_ack;
host_flg=1;end
device: begin oe=0;
next=host_ack;host_flg=0;end
device_ack: begin oe=0;host_flg=0;
next=state_IDE;end
host_ack: begin oe=1;host_flg=0;
next=state_IDE;end
default: begin next=state_IDE;
host_flg=0;end
endcase end
可以看出，当令牌包是OUT包(PID为8'hE1)或SETUP包(PID为8'h2D)时，数据包由主机发往设备，握手包由设备返回给主机;如果令牌包是IN包(PID为8'h69)时，则数据包由设备发给主机，握手包由主机返回给设备。在全速模式下，只可能有4种令牌包，除了这3种包外就只可能是SOF包，而该包没有后续的数据包和握手包，因此状态机仍为初始状态。如果一次传输事务出错，没有数据包或握手包，则主机和设备会通过超时来判断是否出错，而不会持续等待。在CPLD中，超时信号和系统复位信号相与之后作为本模块的复位信号。
2.2CBW包识别和数据流控制模块
USB Mass Storage Device在完成枚举之后就进入到仅批量传输模式。在仅批量传输协议中数据传输分为命令、数据和状态3个阶段。主机发送的命令被封装成CBW（Command Block Wrapper)包在命令阶段发送，以定义要操作的命令以及要传输的数据方向和长度。CBW的前4个字节是标志位，第15个字节是操作代码。
在本设计中，借助序列识别的思想识别出写命令的CBW，并在接下来的数据阶段将标志位CBW_flag置位为0，使数据流控制模块截断从主机发往设备的数据包。下面为状态机的部分代码:
always@(negedgerst or posedge clk_out)
if(!rst)begin cbw_flg<=1;
status_cbw<=4'd0;count_cbw<=6'd0;end
else case(status_cbw)
4'd0: begin cbw_flg<=1;
if(host_flg)status_cbw<=4'd1;
else status_cbw<=4'd0;
count_cbw<=6'd0; end
4'd1:if(data==8'h55) status_cbw<=4'd2;
else status_cbw<=4'd15;
……//检测CBW的标识字符串
4'd4:if(data==8'h43) status_cbw<=4'd5;
else status_cbw<=4'd15;
4'd5:if(count_cbw==6'd10)status_cbw<=4'd6;
else begin status_cbw<=4'd5;
count_cbw<=count_cbw + 6'd1;end
4'd6: if(data==8'h2A) begin
cbw_flg<=1'd0; status_cbw<=4'd7;end
else if(data==8'hAA) begin
cbw_flg<=1'd0;
status_cbw<=4'd7;end
else status_cbw<=4'd15;
4'd7: if(host_flg) status_cbw<=4'd7;
else status_cbw<=4'd8;
4'd8: if(!host_flg) status_cbw<=4'd8;
else begin status_cbw<=4'd9;
cbw_flg<=0;end
4'd9: if(host_flg) begin status_cbw<=4'd9;
cbw_flg<=0;end
else status_cbw<=4'd15;
4'd15: begin cbw_flg<=1;
if(host_flg)status_cbw<=4'd15;
else status_cbw<=4'd0;
count_cbw<=6'd0; end
default: status_cbw<=4'd15;endcase
可以看出，只有在检测到CBW包中的写命令(操作代码是8'h2A和8'hAA)时才将CBW_flg置0，其余状态都为1。
数据流控制模块完成的工作比较简单，主要有3个:
① 在系统复位有效或失效时控制转发器模拟拔下或插入的过程;
② 根据当前的传输方向提取总线数据以供分析;
③ cbw_flg无效时，将上游端口的VP和VM直接赋值给下游端口的VP0和VM0，同样将下游图4向普通U盘中写入数据时报错端口的VP和VM赋给上游端口的VP0和VM0，否则将上游端口的VM强制置0，使传输过程失败以阻止数据从主机向普通存储设备传送数据。
3实验结果
控制器完全不干涉主机和安全USB存储设备间的数据传输。而将普通USB存储设备通过控制器接到PC机上时，能正常完成除写之外的所有操作。当向USB存储设备中写入数据(包括新建、粘贴、删除、写入和修改文件)时，系统弹出图4所示的对话框，操作无法完成。
图4向普通U盘中写入数据时报错
结语
本文针对信息安全系统设计了一种对USB存储设备的读写控制器。该控制器包括一个与主机连接的上游端口，以及安全存储设备专用和普通存储设备通用两种下游端口。
对安全存储设备使用的硬件接口进行异化，以防止普通存储设备通过该口接入;普通存储设备采用普通的USB A型口连接。
控制器不干预主机和安全存储设备的数据交换，能够破坏PC机写入普通存储设备上的数据包，从而防止了PC机上的数据通过普通存储设备外泄。