组合逻辑电路的险象

来源:本站
导读:目前正在解读《组合逻辑电路的险象》的相关信息,《组合逻辑电路的险象》是由用户自行发布的知识型内容!下面请观看由(电工技术网 - www.9ddd.net)用户发布《组合逻辑电路的险象》的详细说明。

一、竞争现象与险象的产生
  逻辑电路中各路径上延迟时间的长短与信号经过的门的级数有关,与具体逻辑门的时延大小有关,还与导线的长短有关,因此,输入信号经过不同路径到达输出端的时间有先有后,这种现象称为竞争现象。通常,可以更广义地把竞争理解为多个信号到达某一点有时差的现象。竞争的结果可能使逻辑电路产生错误输出,通常将由竞争引发的错误输出信号称为险象。组合电路中的险象是一种瞬态现象,它表现为在输出端产生不应有的尖脉冲,暂时地破坏正常逻辑关系。一旦瞬态过程结束,即可恢复正常逻辑关系。

  根据竞争的结果是否导致险象的产生,可以将竞争分为非临界竞争和临界竞争两种类型。不产生错误输出的竞争称为非临界竞争,导致错误输出的竞争称为临界竞争。

二、险象的消除

  消除或避免电路中险象的常用方法有增加冗余项的方法、增加惯性延时环节的方法和选通法等。

提醒:《组合逻辑电路的险象》最后刷新时间 2024-03-14 01:24:19,本站为公益型个人网站,仅供个人学习和记录信息,不进行任何商业性质的盈利。如果内容、图片资源失效或内容涉及侵权,请反馈至,我们会及时处理。本站只保证内容的可读性,无法保证真实性,《组合逻辑电路的险象》该内容的真实性请自行鉴别。