介绍：PCIe，高性能互连
先进的串行通信标准外围组件互连(PCI)最初用于个人电脑，以克服限制并行总线标准带宽的挑战如时钟和数据信号偏移。PCI作为串行互连，还有助于避免实现并行数据链路所需要的高引脚数。
后来PCI升级到PCI Extended (PCI-X)，然后到PCI Express (PCIe)，这是一种点对点的全双工串行计算机扩展总线标准，取代了较早的标准并支持更快和更灵活的方案。
PCIe通过三代发展演变，现已能满足更高速度和数据吞吐量。第一代PCIe 1.1采用2.5GT/s(千兆传输每秒)的原始数据传输速率和8b/10b的数据编码，支持每通路500MB/s的高效的数据吞吐量。PCIe 2.1通过提高传输速率到5.0GT/s增加数据吞吐量到每通道1GB/s。PCIe 3.0通过将传输速率进一步提高到8GT/s和采用更高效的128b /130b编码方案相结合，达到每通路2GB/s的数据吞吐量。
一条PCIe通路包含发送和接收两条不同的通道。总PCIe链路数据带宽可通过增加额外的通路扩展。这灵活性已使PCIe普遍用于服务器、网络附加存储、网络交换机、路由器和机顶盒等应用中。这些应用固有的严格的时序预算和系统挑战对PCIe时钟性能施以严苛的要求。
PCIe指定一个100 MHz的外部参考时钟(Refclk)，精确度在± 300ppm以内，用于协调在两个PCIe设备间的数据传输。PCIe标准支持三种范围的时钟分配方案：公共时钟、数据时钟和分离时钟架构。所有时钟方案都要求±300ppm的相同的时钟精确度。
在公共时钟架构中(图1)，单个Refclk源被分配到发送器和接收器。这种时钟方案因简单而普遍用于成本敏感的商业应用。支持扩频时钟(SSC)可最大限度地减小电磁干扰(EMI)敏感的应用中的电磁辐射。
图1：公共时钟架构。
在数据时钟架构中(图2)，时钟信号被嵌入并从数据信号中恢复。时钟恢复需要额外的硬件，以在接收端从信号流提取时钟。数据时钟架构也支持SSC。
图2：数据时钟架构。
分离时钟架构(图3)通过在每一PCIe端点使用分离时钟源，而省去向所有通道发送时钟。该标准允许在时钟间± 600ppm的频率间隔，以便每一Refclk仍然保持± 300ppm的频率精确度范围。因为时钟是独立的，接收器的有效抖动是发送器抖动和接收器锁相环(PLL)的和的平方根(RSS)。这种架构没有指定抖动限制。但可直观地理解为它的抖动预算比共同时钟架构更严格。
图3： 分离时钟架构。
以往，若采用± 300ppm的整个允许的频率幅度，在分离时钟架构中Refclks间允许的有限的频率间隔已阻碍了SSC的采用。但以不同的发射器和接收器速率的时钟是被允许的，在Refclks间的频率间隔高达5600ppm。PCI-SIG正着手起草独立的分离参考时钟独立扩频(SRIS)标准。安森美半导体PCIe时钟发生器符合这草拟标准中说明的SRIS Refclk要求。