控制布线阻抗，以匹配要求的差分阻抗。
· 尽可能缩短差分线的长度，不要超过规定值。并保持对称和并行的结构。
· 差分对、高速时钟信号、连接端子之间尽可能保持一个最大距离，且不要平行, 不要搅和在一起。
· 差分对的走线层尽可能距离地平面近。过孔和拐弯要尽可能少。改变走线层的时候使用地包围过孔。不要走90度的折线。至少要使用45度线或弧度。
· 最好把CMOS/TTL信号和差分信号放在不同的层，应该与电源和地平面隔离。
· 不要在晶振、PLL、或磁性元件、用来产生时钟或使用时钟的IC下布线。
· 尽量避免高速线与高速时钟线的并行。一般与时钟线的间隔应保持在50mil以上。
· 差分对于其他信号线的间隔最小保持20mil。 · 电源和地平面层不要分裂。