摘 要：提出了一种降低并行ADC中比较器失调的电容平均网络。该网络由比较器的输入失调存储电容和平均电容构成。通过理论推导和ADC系统级仿真，当平均电容与输入失调存储电容取值相等时，电容平均网络可以有效抑制70％以上的INL误差和DNL误差。
随着数字化技术的高速发展，模/数转换电路（ADC）逐步向高速、高精度、低功耗的趋势发展。无线通信系统、高速存储系统和千兆以太网等高速系统要求ADC的采样速率在1 GHz以上。出于速度上的考虑，Flash结构ADC多应用于此类系统中[1]。目前，高速系统对所接收的宽带模拟信号进行DSP（Digital Signal Process）处理时，一般都要求ADC的转换精度达到6～8 bit。ADC众多结构中的并行结构最适合这类高速系统[1]。
并行的ADC系统结构也有多种，包括全并行、两步式、折叠和插值等。对于前述应用领域的高速ADC系统，应用最多的是折叠插值结构[2]。在此结构中，对前端采样保持放大器的要求很高，因为前端采样保持放大器的带宽是整个ADC系统模拟带宽的决定因素。为了降低前端采样保持放大器的设计复杂程度，节省资源，可采用分布式采样保持（S/H）电路[3]。
在分布式采样保持电路模块中，采样开关失配所造成的随机失调会影响采样时间的精度性，进而影响ADC线性度。一般可以通过增大开关管尺寸来抑制这个现象，但这样又会引起功耗增大、寄生电容增大等不利因素。
本文提出了一种可有效提高INL的基于电容平均网络的失调平均技术。电容平均网络利用分布式S/H电路的保持电容和一系列平均电容实现。该技术可以抑制70％的INL误差，并且对DNL误差也有很明显的抑制作用。相比较电阻失调平均技术[4]，电容失调平均技术有极低的静态功耗，并且对INL误差的抑制优于电阻平均网络。
1 电阻失调平均技术
电阻失调平均技术的最初形式由Kattmann和Barrow提出，应用于BJT工艺的典型Flash ADC结构[4]。随着MOS工艺的发展，电阻失调平均技术越来越多地应用于MOS工艺的Flash ADC中，使ADC的DNL和INL指标都得到改善[5-7]，且DNL的改善更加明显。通过改变平均电阻的大小，可以调节DNL、INL的改善程度，随着平均电阻阻值的减小，DNL、INL的改善情况更加明显[8-10]。
2 电容失调平均技术
本文中提出了一种电容平均网络的失调平均技术，即在分布式S/H电路的输入端加入电容平均网络。图1是带电容平均网络的差分分布式S/H电路，其中Ci是S/H电路中的电容，Cn是失调平均电容，两者共同构成电容平均网络。
电容失调平均网络对INL和DNL的抑制比的结果如图3所示。可以看出随着Cn的增加，INL和DNL都迅速降低，且INL的减小速度明显高于DNL的减小速度，几乎达到4倍以上。
当分辨率为8 bit时，引入电容失调平均网络使平均电容Cn等于Ci，图4显示了此条件下DNL、INL的变化情况。可以看出DNL、INL减小了70％以上，得到了明显的改善。随着Cn的增大，DNL、INL的抑制会明显增加。
3 电容平均网络设计优化
在实际电路中，所采用的电容失调平均网络不可能是无限长的，对于有限长的电容平均网络，其两端边界一定会对电路产生影响。针对这种情况，一般采取的方法是在两端增加足够的相同结构电路，使边界产生的影响在有限长的电路网络中变得很小，不影响其功能。这些电路称为冗余(overrange)电路[4]。在此电容平均网络中加入冗余放大器和相应的平均电容就可以减小边界的影响。但是加入过多的冗余电路又会带来其他问题，比如功耗的增加、输入信号摆幅的降低等。
为了解决这些问题，需要对电容平均技术进行优化。建立电容平均网络的单边静态工作模型，如图5所示，电压U是比较器前端连接的参考电压，在无限长网络中，所有网孔电流都相等。为了使有限长网络等效无限长电容平均网络，只能改变电路中可以控制的平均电容Cn的值，使得每个网孔电流仍然相同，那么，除了边界以外的所有其他电路部分看起来就和无限长网络一样。这样就优化了电容平均技术，减小边界的影响。为改变边界处的平均电容值，设电容值为Cx，建立网孔电流方程为：
所以，只要在电路中加入一个式(17)所表达的参考电压值和两端相应的冗余电路就可以完成电容平均网络的优化。
当Flash ADC电路应用了电容平均网络后，其INL、DNL指标都得到了很大的改善。相对于电阻失调平均网络，它对INL的改善更加有力，在物理实现上也相对精确。随着对ADC电路的高速、高精度、低功耗特性越来越高的要求，电容误差平均电路将为它提供更好的性能。
参考文献
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