用ICC 2010版本的LAB在学习使用ICC(因此是很新的菜鸟)，Create Library之后，按照guide指导去import design(verilog文件)，提示：
icc_shell> import_designs -format verilog -top RISC_CHIP -cel RISC_CHIP {/root/eda/ICC_Lab/lab1_data_setup/design_data/RISC_CHIP.v}
*****Verilog HDL translation! *****
***** Start Pass 1 *****
*****Pass 1 Complete *****
Elapsed = 0:00:00, CPU = 0:00:00
*****Verilog HDL translation! *****
***** Start Pass 2 *****
Error: Module 'ad01d0' is not defined.(MWNL-297)
Error: Verilog parser cannot parse the /root/eda/ICC_Lab/lab1_data_setup/design_data/RISC_CHIP.v source file. (MWNL-047)
No such file or directory
Error: Current design is not defined. (UID-4)
而同样的代码，我用DesignCompiler却可以compile成功!
主要原因是mw_lib下有一些文件名字被修改了，主要涉及FRAM目录和CEL目录，在Linux下，文件名应该是诸如pc3b01:1这样的格式，被 改成的pc3b01_1 导致ICC在加载reference lib的时候没有成功。原因是在windows下解压.gz包，文件名中含有的冒号被windows系统用下划线自动替换了。
合理的做法是在linux下解压.gz的包，就不会出现这个问题了。
要看reference library是否被正确指定了，可以用
report_mw_lib -mw_reference_library 这个命令查看。似乎mw_reference_library这个变量不起作用。