超低抖动时钟合成器的设计挑战 概述本文为高速数据转换器提供了一个低抖动时钟源的参考设计，目标是在时钟频率高达2GHz时，边沿间抖动< 100fs。对于1GHz模拟输出频率，所产生的抖动信噪比SNR为：-20 × log(2 × π × f × tj) = -64dB。设计需求时钟设计的最高频率为2GHz，然而，一些VCO ... 2023-06-13 超低抖动时钟合成器文章课设毕设时钟类
