verilog之可综合与不可综合 可综合的意思是说所编写的代码可以对应成具体的电路，不可综合就是所写代码没有对应的电路结构，例如行为级语法就是一种不可综合的代码，通常用于写仿真测试文件。建立可综合模型时，需注意以下几点：不使用initial不使用#10之类的延时语句不使用循环次数不确定的循环语句，如foreve... 2023-06-13 verilog可综合不可综合文章基础课模拟电路
