EDA软件 - 第3页 - 电工技术网

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浅谈VHDL/Verilog的可综合性以及对初学者的一些建议

一、HDL不是硬件设计语言过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Hardware Descript...

2023-06-13 VHDLVerilog 可综合性初学者建议文章硬件设计 EDA软件

powerPCB问答

1、什么叫做"热焊盘"?答：thermal(热焊盘)指的是“花焊盘”，就是焊盘与铜皮相连的部分。2、在"Jumper"设置中何以有"pad"设置?答：JUMPER是在一个网络上加一个跳线器，与普通的跳线器（DIP的）相同，当然有焊盘的设置了。3、经常看到一些文章里说到信号线在达到一定的...

2023-06-13 PowerPCB 问答文章硬件设计 EDA软件

POWERPCB常用快捷键

POWERPCB常用快捷键设置通孔显示模式：D O设置铜只显示外框形式：P O改变当前层：L（如改当前层为第二层，为L2）测量：从当前位置开始测量：Q改变线宽：W设置栅格：G对找元件管脚或元件：S寻找绝对坐标点：S（n）(n)改变走线角度：AA任意角，AD斜角，AO直角取消当前操作：UN，如UN(1)为取消前一个操作重复多次...

2023-06-13 POWERPCB常用快捷键文章硬件设计 EDA软件

PowerPCB 快捷命令

简介 PowerPCB 为用户提供了一套快捷命令。快捷命令主要用于那些在设计过程需频繁更改设定的操作，如改变线宽、布线层、改变设计 Grid 等都可以通过快捷命令来实现。快捷命令命令的操作方法如下：从键盘上输入命令字符串，按照格式输入数值，然后再输入回车键即可。如改变当前...

2023-06-13 PowerPCB 快捷命令文章硬件设计 EDA软件

PowerPCB的reuse要满足的条件

Reuse要符合的条件： Reuse和被reuse部分必须有相同的以下的部分：相同的Part type、相同或相似的网络、相同的DECAL封装。对于相同的Part type的要求：1、必须使用标准库中的Part type以保证有相同的Part type Name。2、特别指出：相同的Part type包括相同的Logic Family。Log...

2023-06-13 PowerPCB Reuse 文章硬件设计 EDA软件

verilog 设计经验

一、组合逻辑1、敏感变量的描述完备性 Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在 always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信...

2023-06-13 verilog 设计经验文章硬件设计 EDA软件

一些提高fpga运行速度的方法

1. 修改你的系统结构设计，或者VERILOG代码：这个是最好的方法，另外一个是加TIMING CONSTRAINTS，这个我呆会儿说。具体的方法很多，比如切割大的逻辑，用一个大CLK(比如10NS)完成的大逻辑切割成两个小CLK（6NS）完成的小逻辑，这样虽然延时增加了，但是系统的频率上去了，你的设计就可以突破...

2023-06-13 提高 FPGA 运行速度方法文章硬件设计 EDA软件

VHDL 编程的一些心得体会

VHDL 是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。与另外一门硬件描述语言 Verilog HDL 相比，VHDL 更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且 V...

2023-06-13 VHDL编程心得体会文章硬件设计 EDA软件

双向数据转换器的VHDL程序设计

摘要：VHDL(超高速集成电路硬件描述语言)目前在电子设计领域得到了广泛应用。本文介绍了使用VHDL语言实现CPLD设计的方法，并以此方法在ALTERA公司的CPLD器件 EPM7128SQC100-10上实现8位到32位的双向数据转换器芯片。关键词：VHDL, CPLD, 数据转换器, 设计引言随着CPLD(Comple...

2023-06-13 双向数据转换器 VHDL程序文章硬件设计 EDA软件

Modelsim 包会教程

因为Modelsim为各个主要fpga厂商都提供了支持，所以在我们使用的时候必须先要对相应的厂商的库进行编译。在这里，我以xilinx公司为例。使用的软件为ise5.2i，modelsim se 5.7c（如果版本不同，并不影响操作步骤）。针对语言为vhdl。好了，首先我们要做的是什么那？首先，我们要跋山涉水，翻...

2023-06-13 ModelSim 教程文章硬件设计 EDA软件

4位除法器,vhdl------------------------------------------------------------------------------------/-- DESCRIPTION : Signed pider-- A (A) input width : 4-- B (B) input width : 4-- Q (data_out) output widt...

2023-06-13 4位除法器 VHDL程序文章硬件设计 EDA软件

4位乘法器vhdl程序

4位乘法器,vhdl----------------------------------------------------------------------------------/-- DESCRIPTION : Signed mulitplier:-- A (A) input width : 4-- B (B) input width : 4-- Q (data_out) output...

2023-06-13 4位乘法器 VHDL程序文章硬件设计 EDA软件

带进位加法器之VHDL描述

学过VHDL的人都知道，VHDL是提供了操作符“＋”，而且在很多情况下，我们是可以直接用这个加操作符的。但是，VHDL提供的加法操作只能给出 “和”，却无法给出“进位”。例如我们在设计计数器的时候经常用到的加1操作，对于一个8位的计数器，当计数器的结...

2023-06-13 进位加法器 VHDL描述文章硬件设计 EDA软件

在Allegro中如何进行设计重用

多人合作PCB 的步骤进行合理的整体布局根据设计人员的情况进行分工，没人负责一个局部的PCB设计每个人在复制的PCB布局上面完成自己的部分每个人在完成自己的PCB局部设计后，开始导出自己的设计称为一个 sub-drawing。File->Export->Sub-Drawing；然后在Find 中只选中Cline和Vi...

2023-06-13 Allegro 设计重用文章硬件设计 EDA软件

Protel99se常见错误

1.原理图常见错误：ERC报告管脚没有接入信号： a. 创建封装时给管脚定义了I/O属性； b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上； c. 创建元件时pin方向反向，必须非pin name端连线。元件跑到图纸界外：没有在元件库图表纸中心创建元件。创建的工程文件网络表只...

2023-06-13 PROTEL99SE 常见错误文章硬件设计 EDA软件

modelsim学习笔记

1.建一个总文件夹，如cnt2.为源代码，测试台文件，仿真各建一文件夹。如src,tb,sim3.编写源代码，testbench。如cnt.v,tb_cnt.v文件，同时文件名里的模块名与文件名相同，如module cnt( ), module tb_cnt( )。4.再sim文件夹里加入tb.f文件：../tb/tb_cnt.v ../src/cnt.v ../tb/tb_cnt-y...

2023-06-13 ModelSim 文章硬件设计 EDA软件

MAX+PLUS特殊图元的使用

1) 缓冲器类图元在.gdf文件中所提供的缓冲器图元包括CARRY（进位缓冲器）、 CASCADE（级联缓冲器）、 EXP（逻辑扩展缓冲器）、 LCELL（逻辑单元缓冲器）、 MECLL（宏单元缓冲器）、 GLOBAL（全局缓冲器）、 SCLK（同步时钟缓冲器）、 SOFT（软缓冲器）、 TRI（三态缓冲器）、 OPNDRN和WIRE。所有图元均可在P...

2023-06-13 MAX+plus 图元文章硬件设计 EDA软件

SystemVerilog语言简介

简介： SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。...

2023-06-13 SystemVerilog 文章硬件设计 EDA软件

verilog综合小结

一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱...

2023-06-13 verilog 文章硬件设计 EDA软件

FPGA的一些设计方法

1 FPGA设计中的同步设计在FPGA的内部资源里最重要的一部分就是其时钟资源（全局时钟网络），它一般是经过FPGA的特定全局时钟管脚进入FPGA内部，后经过全局时钟BUF适配到全局时钟网络的，这样的时钟网络可以保证相同的时钟沿到达芯片内部每一个触发器的延迟时间差异是可以忽略不计...

2023-06-13 FPGA 文章硬件设计 EDA软件

Candence混合仿真（spectre verilog）的一点心得

1、IO口的问题。在Candence的混合仿真好像对IO口的支持不是很好，我在使用的过程中是将IO口改为input口，再把电路中的output回路断开。模拟完成以后，看output回路中的信号，从而判断电路的out是否正常。至于Candence的混合仿真是不是支持IO 口，还要进一步的摸索。2、verilog的...

2023-06-13 Candence 混合仿真 Spectre verilo 文章硬件设计 EDA软件

Synopsys 软件介绍

VCS VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大...

2023-06-13 Synopsys 文章硬件设计 EDA软件

Verilog常见moduel接口定义错误

Verilog中moduel的接口类型主要有in、out和inout三种，出错的主要在in和out的定义上。常常我们把接口定义成wire或reg两种数据类型，而出错的主要原因在于不少新手不知道reg类型的含义。强调一下，定义为reg类型的数据，其描述的是一个register的输出端（reg类型综合后不一定是reg...

2023-06-13 verilog moduel 文章硬件设计 EDA软件

Modelsim 初学者心得

教程上都写道，modelsim的简单使用方法如下：建立库- 影射库到物理目录 - 编译代码 - 启动仿真。首先建立库就叫我头晕。库的概念用在这儿实在不合适，把我吓坏了，也就没心思看下一步了。在我看来，教程应该这么写：建立一个目录modelsimStudy。用任何文本编辑器编辑一个简单的例子...

2023-06-13 ModelSim 初学者文章硬件设计 EDA软件

Proteus ISIS常见问题FAQ

1.标题：Graphics Fills问题：使用工具“BOX”和“ARC”设计好自己所创建元器件的图形之后，在电脑屏幕上看起来非常漂亮，但是在打印输出之后发现图片没有背景颜色（即图片是黑白的）答案：在输出原理图的时候，选择BMP格式，且需要在颜色选项中选中“DISPLAY&rd...

2023-06-13 ProteusISIS 文章硬件设计 EDA软件