PCB设计十大误区-绕不完的等长 关于等长第一次听到“绕等长工程师”这个称号的时候，我和我的小伙伴们都惊呆了。每次在研讨会提起这个名词，很多人也都是会心一笑。不知道从什么时候起，绕等长成了一种时尚，也成了PCB设计工程师心中挥不去的痛。需要等长设计的总线越来越多，等长的规则越来越严格。5... 2023-06-13 时序设计DQS等长文章硬件设计PCB设计
PCB设计十大误区-绕不完的等长（三） 上一篇《PCB设计十大误区-绕不完的等长（二）》文章不知道大家有没有看晕了，讲时序确实是吃力不讨好哈。上期问题：影响共同时钟总线速率提升最关键的因素有哪些？行业是怎么解决这个问题的？（提示：内同步时钟和源同步时钟）影响共同时钟时序很重要的一个因素是较大的Tco，当然飞行时间也... 2023-06-13 PCB设计等长文章硬件设计
PCB设计十大误区-绕不完的等长（四） 题外话第一个争议性话题来了：等长越严格，时序裕量越大，系统越稳定！这句话应该有很多硬件工程师是同意的，所以我们也经常能看到类似的规则：DDR3同组的DQ和DQS需要+/-1mil等长DDR3同组的CLK和Add/Ctrl/Cmd需要+/-10mil等长DDR3的CLK和DQS需要+/-100mil等长PCIE3.0，差分对内需要+/-... 2023-06-13 PCB设计等长文章硬件设计
PCB设计十大误区-绕不完的等长（五） 1、串行总线来了绕线话题从开篇到结尾，花了好几个月哈，老是出差，没有时间静下来写东西。不过或许出差也只是借口，而是因为时序绕线这个话题实在是有点难写好吧。不管怎么说，挖下的坑是一定要埋上的，今天就是绕不完的等长的最后一篇，串行总线来了。上一篇文章发出来之后，不少网友... 2023-06-13 PCB设计等长文章硬件设计
